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Reborn Lee

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原创 FPGA的设计艺术(14)使用函数和任务提升逻辑的可重用性

使用Verilog中的函数和任务,可以编写出很多精炼的代码,让代码可读性提高。例如仿真中,某个功能模块我们需要重复利用,那么就可以使用函数或者任务的一种,让其成为我们仿真平台的一部分,逼格提升了不说,效率也提高了不少。

2021-06-27 20:43:04 469 5

原创 FPGA的设计艺术(13)使用generate语句构建可重用的逻辑设计

有选择地包括或排除代码块,创建给定代码块的多个例化。

2021-06-19 13:10:39 576 4

原创 FPGA的设计艺术(12)使用parameter构建可重用的逻辑设计

与大多数编程语言一样,我们应该尝试使尽可能多的代码可重用。这使我们可以减少将来项目的开发时间,因为我们可以更轻松地将代码从一种设计移植到另一种设计。

2021-06-03 23:44:56 530 2

Wallace树乘法器verilog代码

在乘法器的设计中采用树形乘法器,可以减少关键路径和所需的加法器单元数目,Wallace树乘法器就是其中的一种。下面以一个4*4位乘法器为例介绍Wallace树乘法器及其Verilog HDL实现。

2018-05-14

KC705.rar压缩包

资源内容包括Kc705相关资料,原理图(kc705_Schematic_xtp132_rev1_1)(ug810_KC705_Eval_Bd)(ug883_K7_KC705_Eval_Kit)(xapp554-xadc-layout-guidelines)

2019-12-31

Wallace树乘法器专题研究

看了很多个博客,看了很多本书,就为了研究一个wallace树乘法器,研究了几天,没有任何一个资源把这个问题写的仔仔细细,明明白白,痛苦万分。功夫不负有心人,经过几天的研究以及同学的帮助,最终解决了这个问题,于是同大家分享。希望你们遇到这个问题能够前进地更容易点。

2018-05-14

数字频率计verilog代码

设计一个8位数字显示的简易频率计。能够测试10Hz~10MHz的防波信号。电路的基准时钟为1Hz,要求测量值以8421BCD码形式输出。系统有复位键。

2018-05-05

流水线乘法器verilog HDL代码设计

多级流水线结构,是一种并行的方式,将相邻的两个部分的结果再加到最终的输出乘积上,即排列成一个二叉树形式的结构。

2018-05-15

aurora_8b10b_0_ex_framing.7z

这是一个用户接口格式为framing格式的aurora协议工程,配合博客使用:https://reborn.blog.csdn.net/article/details/106088264 详细分析在博客上。

2020-05-14

复数乘法器的verilog HDL设计代码及其测试文件(修改版)

本压缩文件包括复数乘法器以及其测试文件,复数乘法器本身原理简单,但其乘积项运用到了Wallace树乘法器,所以本代码是在Wallace树乘法器的基础上的复数乘法器。

2018-05-15

EV10AQ190(ADC采样芯片)数据手册

本ADC采样芯片说明书说明了ADC采样的工作模式,以及一些时序图,对硬件的学习很有帮助!

2018-07-15

乘法器的verilog HDL设计汇总

从做实验遇到Wallace树乘法器开始,对乘法器的理解受到了阻碍,于是接下来的一个星期,专门研究汇总乘法器的verilog HDL设计,最终算是大概完成。这里给出了7种乘法器的设计。希望遇到问题而无助的你能够找到方向。

2018-05-15

查表法乘法器verilog HDL设计代码及其测试文件

查找表乘法器就是将乘积放在存储器中,将操作数作为地址访问存储器,得到的输出结果就是乘法器的运算结果。这种乘法器的运算速度就等于所使用的存储器的速度,一般用于较小规模的乘法器。

2018-05-15

环形计数器、扭环计数器(内含文档及verilog HDL代码)

移位型计数器包括环形计数器以及扭环计数器,原理差不多,几乎相同,但又各自有各自的精彩之处。本资源包括二者的Verilog HDL设计代码以及文档分析。

2018-05-19

复数乘法器的verilog HDL设计代码

复数乘法器本身十分很简单,这里复数乘法器的乘积项的计算调用了wallace树乘法器,故本乘法器的verilog HDL代码中包括了wallace树乘法器模块。仔细内容请浏览我的博客。

2018-05-14

Verilog HDL 典型电路设计

Verilog HDL典型电路设计,据说是华为的内部资料,所以呢?应该算是很权威了。仅供学习参考使用,禁止用于商业用途。

2018-08-27

向量乘法器的verilog HDL设计代码及其测试文件(修改版)

本压缩文件包括向量乘法器以及其测试文件,向量乘法器本身原理简单,但其乘积项运用到了Wallace树乘法器,所以本代码是在Wallace树乘法器的基础上的向量乘法器。

2018-05-15

AN10007-Jitter-and-measurement

时钟抖动问题很常见,也是笔试面试常考的内容,该文档提供了时钟抖动的定义以及测量方式,对于想要了解时钟抖动的学生以及专业人士可以参考。

2020-06-10

如何理解贝叶斯公式?

知乎上对贝叶斯公式的理解,对我有帮助,把它存在了笔记上,现在不用笔记了,所以为了资源的丢失,上上传上来吧,如果你也需要,岂不更好?

2018-09-30

移位相加乘法器的verilog HDL设计代码

从被乘数的最低位开始判断,若为1,则乘数左移i(i=0,1...(WIDTH-1))位后,与上一次和相加;若为0,则乘数左移i位后,以0相加。直至被乘数的最高位。

2018-05-15

aurora streaming工程例子程序.zip

自己定制的一个通道的aurora IP核生成的例子程序,包含仿真,仅仅是为了学习aurora协议,streaming 用户接口。

2020-05-13

8421BCD码计数器(内含文档及Verilog HDL设计代码)

计数器实现的模制为24,clr为异步清零信号,当时钟上升沿到来或clr下降沿到来, clr = 0时,计数器清零为0000_0000。该计数器的计数过程为,当输出信号的低4位(即 dout[3:0])从0000计数到1001后(即十进制的0 ~ 9),高4位(即dout[3:4])计数加1,当计数计到23时(即0010_0011),计数器又清零为0000_0000,然后重新开始计数。

2018-05-19

插值与曲线拟合专题

插值问题和函数逼近问题都可归结为函数逼近问题,本文档重要讲插值法,包括一般插值概念,由于其局限性,由此引申到拉格朗日插值,牛顿插值,分段低次插值等等。

2018-06-28

向量乘法器的verilog HDL设计代码

基于Wallace乘法器生成乘积项,向量乘法器自然而然得到。

2018-05-14

模60计数器(通过计数器级联得到)

下面描述的是一个模60计数器,该计数器通过将模10计数器和模6计数器级联的方式构成,每当模10计数器计数到1001时,模6计数器就会计数加1,直至计数到60时,即模6计数器到达0101、模10计数器到达1001时,计数状态又回到00000000,然后重新计数。

2018-05-19

边沿检测与慢时钟同步?

自己写的笔记,然后导出来一个文档,供大家学习使用,爱下不下。

2019-05-08

反馈清零以及反馈置数计数器(内含Verilog HDL代码及文档)

任意模值计数器包含反馈清零计数器以及反馈置数计数器等,本文档给出了反馈清零计数器和反馈置数计数器的verilog设计代码以及文档描述,仿真等

2018-05-19

小数(N.5)分频Verilog设计

师弟投稿,给的程序,暂时放这里保存,需要的可以下载,小数N.5分频,暂时没形成博文。提供了两种设计方法,需要的可以试试

2020-06-20

Best-FPGA-Development-Practices-2014-02-20

这是一篇讲解FPGA开发的论文,从PCB设计、RTL设计以及FPGA设计的各种流程都有涉及,有兴趣的可以看下!

2020-06-10

西电数值分析ppt合集

数值积分是一门重要的学科,展现了一些列运算的数值计算方法,这些方法可以直接应用到计算机中,例如微积分运算,曾在高等数学中计算的方法,不适合用于编程实现,或者计算机实现,而数值积分正是研究这些问题的,数值积分内容很多,需要认真研究。本教程只包括知识点的介绍,不包括计算机编程的知识。

2018-07-12

数字时钟计数器(包含代码及说明文档)

简单的数字时钟计数器,其实现方法也是通过计数器的级联,由两个模60计数器和一个模24计数器子模块共同构成,下面的这段代码采用结构性描述方法,U1,U2,U3为调用的两个模60计数器和一个模24计数器子模块,模60计数器实现分秒的计数,模24计数器实现小时的计数。

2018-05-19

可逆计数器(内含文档及Verilog HDL设计代码)

可逆计数器是一种双向计数器,可以进行递增计数,也可以进行递减计数,根据计数控制信号的不同,在时钟脉冲的作用下,计数器可以进行加1或减1的操作。 下面描述的是一个位宽为4的可逆计数器,即该计数器在不同控制信号下可以分别实现加法计数和减法计数的功能。

2018-05-19

Spartan-6 Libraries Guide for HDL Designs

本文档是Spartan-6的设计元素用户手册,包括各种原语,IP核以及硬件宏等底层资源的详细讲解。

2018-08-11

chapter2_clocks_resets

文中谈到了FPGA以及ASIC设计中的复位策略,对于实际工程实践以及笔试面试还有专业人员阅读都是很好的资料,复位是一个常谈的话题,这个文档就能让你明白复位的设计。

2020-06-10

串行乘法器verilog HDL设计代码

移位相加法乘法器设计原理是从被乘数的最低位开始判断,若为1,则乘数左移i(i=0,1...(WIDTH-1))位后,与上一次和相加;若为0,则乘数左移i位后,以0相加,直至被乘数的最高位。

2018-05-15

信号产生器

内含状态转移类型信号产生器、移位寄存器型信号产生器、计数器加组合输出网络类型信号产生器

2018-05-20

数值分析总览

本讲义为数值分析讲义的绪论,大体介绍了数值分析的发展,以及数值分析解决的一些列问题,让我们对数值分析有一个总体的认识,这是后面学习的一个铺垫,同时,本教程也讲了绝对误差,相对误差,有效数字以及它们之间的关系,仔细阅读能让人受益匪浅。

2018-06-28

阵列信号处理及其MATLAB实现

很多人求之不得的一本书,这本书对于阵列信号处理的学习至关重要,可以这么难说,弄懂了这本书,你的科研道路将会容易很多,但是弄懂也不容易哦。

2018-11-15

巴克码相关器设计

巴克码相关器能够检测巴克码序列峰值,并且能够在1bits错误的情况下检测巴克码序列峰值。

2018-05-05

MOBILE LOCALIZATON METHOD BASED ON MULTIDIMENSIONAL SIMILARITY ANALYSIS

基于噪声子空间的新方法应用于来自三个基站(BS)的到达时间(TOA)测量的最小定位系统。 由于移动台(MS)和BS之间的距离测量类似于它们坐标之间的多维相似性(MDS),我们将MS坐标表示为BS坐标的线性组合,其中权重向量位于噪声中 MDS矩阵的子空间。 证明了当由三个BS形成的三角形作为参考框架时,该权重向量是MS的区域坐标。 --------------------- 作者:李锐博恩(Reborn) 来源:CSDN 原文:https://blog.csdn.net/Reborn_Lee/article/details/84202353 版权声明:本文为博主原创文章,转载请附上博文链接!

2018-11-18

用Verilog 设计的同步复位,综合出来的结果却是异步复位的?

发表于 2018-12-04 最后回复 2020-05-01

Reborn Lee的留言板

发表于 2020-01-02 最后回复 2020-01-16

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